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时间:2019-05-11 13:30  编辑:admin
在之前的项目中,有更多的兄弟提供经验和帮助。目标是快速入门,因此无论硬件电路设计,验证电路编程或FPGA的内部资源如何,我都没有时间系统地学习。这是一项系统研究,其情绪记录在这里。如果你犯了错误,请发出信号并进行讨论。
原来不容易,转载原文,显示来源,谢谢。
首先,在表针上。
FPGA芯片通常有几组CLK时钟引脚[0。
首先,时钟需要通过CLK引脚从外部晶体振荡器输入到FPGA时钟网络。对于所选的CLK组,主要是识别哪个组具有最苛刻的时钟要求。通常,使用p侧,并且第n个三分之一处于三态。此外,在一个简单的系统中,只有一组CLK输入用作系统的主时钟,而时钟的其他引脚用作空或大时钟输出。,根据提示手册)。然后,在复杂系统中,可以从不同的CLK引脚输入不同源的时钟,但实际上并没有运行。我个人认为这不好。另外,请勿将CLK引脚与全局和区域时钟混淆。一个是时钟输入引脚,另一个是内部时钟走线。最后,我们需要优化CLK引脚进入的走线(Hwrite铜线,直接布线资源,每个激活器特殊),以便实现小的变化,偏置和负载电容。
图1
图2
图1:红色圆圈是时钟输入引脚。当然,时钟引脚的时钟输入必须首先进入全局时钟网络,然后通过PLL增强区域时钟或分频/乘法。了解三个黑框中的PLL输出引脚。这些镊子的布线也得到优化,这改善了分离PLL /时钟倍增信号的信号质量。
图2显示CLK9p是系统唯一的外部输入时钟源。对于单端输入,只有p侧连接到内部PLL。CLK1[p,n]用作由内部PLL驱动的差分时钟的输出引脚,其输出用作AD时钟。
二,手表的内部资源。
全局时钟网络(GCLK),区域时钟网络(RCLK),外设时钟网络(PCLK)(通常包含在集成外设的FPGA中的个人理解)网络
全局时钟:FPGA中的专用全局时钟布线资源,可直接访问每个触发器(图4)。路由资源通过高扇出,最小偏置和抖动进行优化。时钟发送。
但是,由于全局布线比区域时钟大,因此插入时间很长(也在手册中),资源较小(并且使用和估价)。
全局时钟网络:1)它可以由CLK引脚,内部PLL,高速串行端口(HSSI)驱动,由通用逻辑产生的时钟(通常不那么干)。2)控制所有输出引脚(特别是CLK引脚,其他芯片的基本时钟输出),内部PLL,区域时钟。
区域时钟:仅在该区域有效(图4),与该区域的全局时钟相同。在该区域,它具有全局时钟的优势,插入延迟小于全局时钟,以及更多的布线资源。
区域时钟网络:1)可由引脚CLK(音符区域),内部PLL,高速串行端口(HSSI),通用逻辑产生的时钟(通常不那么干)驱动。2)控制所有输出引脚(尤其是CLK),引脚输出作为其他芯片的基本时钟,以及内部PLL。
外围时钟:未使用。请参阅手册。
图3
图4
********注意********
正常工作:外部晶振时钟引脚PLL区域时钟,每个模块,输出(验证完善,我也很着迷)。
关于CLK引脚选择的注意事项:并非所有CLK引脚都可以连接到所有域/全局时钟网络。见图5。
关于PLL:并非所有人都可以始终驱动PLL。请参阅手册,如图6所示。